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主题:上拉电阻和下拉电阻选取经验大合集

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上拉电阻和下拉电阻选取经验大合集  发贴心情 Post By:2017-5-25 23:31:00

上拉电阻和下拉电阻选取经验大合集

上拉电阻
1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。【TTL-CMOS匹配 输出电平


2、OC(集电极*路,TTL) 或OD(漏极*路,COMS)输出必须加上拉电阻,才能使用。假如有一个三态的门带下一级门.如果直接把三态的输出接在下一级的输入上,当三态的门为高阻态时,下一级的输入就如同漂空一样.可能引起逻辑的错误,对MOS电路也许是有破坏性的.所以用电阻将下一级的输入拉高或拉低,既不影响逻辑又保正输入不会漂空 【OC


3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。【驱动能力


4、在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,**泄荷通路。【输入阻抗


5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力【噪声容限


6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。【EMC


7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。【电阻匹配】


8、可以用来降低输出电流。设上拉电阻的阻值为R,当输出低电平时,输出端的电流为(Vcc - Vsds)/R (设Vsds为CMOS管饱和压降),如果直接将OD端接在电源Vcc上,相当于R = 0,这意味着电流过大,从而造成输出端烧毁。【输出电流】


9、如果输出电流比较大,输出的电平就会降低(电路中已经有了一个上拉电阻,但是电阻太大,压降太高),就可以用上拉电阻**电流分量,把电平“拉高”。(就是并一个电阻在IC内部的上拉电阻上,让它的压降小一点)。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。


10、需要注意的是,上拉电阻太大会引起输出电平的延迟。(RC延时)


11、一般CMOS门电路输出不能给它悬空,都是接上拉电阻设定成高电平。在数字电路中不用的输入脚都要接固定电平,通过1k电阻接高电平或接地


12、上拉电阻的工作原理图如右图
上部的一个Bias Resaitor 电阻因为是接地,因而叫*下拉电阻,意思是将电路节点A的电平向低方向(地)拉;同样,图中下部的一个Bias Resaitor 电阻因为接电源(正),因而叫*上拉电阻,意思是将电路节点A的电平向高方向(电源正)拉。当然,许多电路中上拉电阻和下拉电阻中间的那个12k电阻是没有的或者是看不到的。 上图是RS-485/RS-422总线上的,可以一下子认识上拉电阻和下拉电阻的意思。但许多电路只有一个上拉电阻或下拉电阻,而且实际中,还是上拉电阻的为多。

下拉电阻

和上拉电阻的原理差不多,只是拉到GND去而已,那样电平就会被拉低。


下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)


上拉电阻是用来解决总线驱动能力不足时**电流的。一般说法是拉电流,


下拉电阻是用来吸*电流的,也就是灌电流。上拉是对器件注入电流,下拉是输出电流。
上拉电阻阻值的选择原则包括
1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑
以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

对上拉电阻和下拉电阻的选择应结合*关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素:
1.驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡。


2.下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时,*关管断*,上拉电阻应适当选择以能够向下级电路**足够的电流。


3.高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设定以确保能输出正确的电平。以上拉电阻为例,当输出低电平时,*关管导通,上拉电阻和*关管导通电阻分压值应确保在零电平门槛之下。


4.频率特性。以上拉电阻为例,上拉电阻和*关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟,电阻越大,延迟越大。上拉电阻的设定应考虑电路在这方面的需求。


下拉电阻的设定的原则和上拉电阻是一样的。

上拉电阻阻值选择
OC门输出高电平时是一个高阻态,其上拉电流要由上拉电阻来**,

例:设输入端每端口不大于100uA,设输出口驱动电流约500uA,标准工作电压是5V,输入口的高低电平门限为0.8V(低于此值为低电平);2V(高电平门限值)。


选上拉电阻时:

500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下,此为最小阻值,再小就拉不下来了。如果输出口驱动电流较大,则阻值可减小,保证下拉时能低于0.8V即可。


当输出高电平时,忽略管子的漏电流,两输入口需200uA
200uA x15K=3V即上拉电阻压降为3V,输出口可达到2V,此阻值为最大阻值,再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列
设计时管子的漏电流不可忽略,IO口实际电流在不同电平下也是不同的,上述仅仅是原理,一句话概括为:输出高电平时要喂饱后面的输入口,输出低电平不要把输出口喂撑了(否则多余的电流喂给了级联的输入口,高于低电平门限值就不可靠了)


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